Dalam perkembangan signifikan untuk memori pengkomputeran berprestasi tinggi, Taiwan Semiconductor Manufacturing Company (TSMC) telah menggariskan pelan hala tuju untuk memori lebar jalur tinggi tersuai, mensasarkan lompatan besar dalam kecekapan kuasa dan integrasi. Pengumuman itu, dibuat di forum ekosistem Platform Inovasi Terbuka (OIP) 2025 di Amsterdam, menandakan peralihan strategik ke arah penyelesaian memori yang lebih khusus direka bentuk bersama proses logik canggih. Langkah ini dijangka menangani permintaan semakin meningkat daripada pemecut AI dan pusat data di mana lebar jalur memori dan penggunaan kuasa menjadi halangan kritikal.
Kemunculan HBM4E Tersuai
TSMC telah mengesahkan bahawa era Memori Lebar Jalur Tinggi (HBM) tersuai akan bermula secara rasmi dengan generasi HBM4E, dengan syarikat itu merujuk pelaksanaannya sebagai C-HBM4E (Custom-HBM4E). Perspektif ini selari dengan pemimpin industri seperti Ketua Pegawai Perniagaan Micron, Sumit Sadana, menunjukkan persetujuan mengenai masa untuk evolusi seni bina ini. Penyesuaian ini membolehkan integrasi yang lebih ketat antara timbunan memori dan logik pengkomputeran, melangkah lebih jauh daripada antara muka piawai generasi HBM sebelumnya. Pendekatan reka bentuk bersama ini adalah penting untuk beban kerja AI dan HPC generasi seterusnya yang memerlukan kadar pemindahan data yang belum pernah berlaku.
TSMC HBM Base Die Technology Evolution
| HBM Generation | Base Die Process Node | Key Feature |
|---|---|---|
| HBM4 | N12FFC+, N5 | Standardized base die |
| C-HBM4E | N3P | Integrated Memory Controller (MC) |
Proses N3P: Enjin untuk Kecekapan
Teras strategi C-HBM4E TSMC adalah penggunaan proses pembuatan semikonduktor canggih N3P (3nm prestasi dipertingkatkan) untuk die asas memori. Ini menandakan peningkatan ketara daripada era HBM4, di mana TSMC menawarkan die asas dibina pada proses N12FFC+ dan N5. Dengan memanfaatkan nod N3P, TSMC mendakwa ia boleh mengintegrasikan pengawal memori (MC) terus ke atas die asas. Integrasi ini adalah inovasi utama, kerana ia menjimatkan ruang berharga pada cip pengiraan utama (seperti GPU atau ASIC) dan mengurangkan panjang laluan isyarat, yang seterusnya meningkatkan prestasi dan ciri kuasa.
Unjuran Prestasi dan Kuasa
Peralihan kepada die asas N3P dengan pengawal memori bersepadu membawa manfaat ketara. TSMC menjangkakan penyelesaian C-HBM4E-nya akan memberikan kira-kira dua kali ganda kecekapan kuasa berbanding die asas digunakan dalam piawai HBM3E semasa. Peningkatan dramatik ini adalah penting untuk persekitaran pusat data yang terhadap kuasa. Tambahan pula, TSMC merancang untuk menurunkan voltan operasi (Vdd) C-HBM4E kepada hanya 0.75V, pengurangan daripada voltan sudah rendah HBM4. Gabungan proses pembuatan lebih maju dan voltan operasi lebih rendah ini secara langsung diterjemahkan kepada penggunaan tenaga lebih rendah untuk tugas pengiraan sama, metrik kritikal untuk latihan dan inferens model AI berskala besar.
C-HBM4E Projected Performance
- Power Efficiency: ~2x improvement over HBM3E base dies.
- Operating Voltage (Vdd): 0.75V, lower than HBM4.
Implikasi untuk Masa Depan Pengkomputeran
Pembangunan C-HBM4E mewakili penumpuan lebih mendalam teknologi logik dan memori, tren sering digambarkan sebagai "lebih daripada Moore." Untuk arkitek sistem, ini bermakna keupayaan mereka bentuk cip lebih padat dan berkuasa tanpa dihadkan oleh antara muka memori sedia ada. Peningkatan prestasi dan penjimatan kuasa digariskan oleh TSMC berkemungkinan mempercepatkan penerimaan HBM dalam pelbagai aplikasi lebih luas, daripada AI perusahaan kepada simulasi saintifik. Semasa industri bersedia untuk HBM4 dan varian E seterusnya, pengumuman TSMC meletakkannya sebagai pemudah cara utama untuk gelombang seterusnya inovasi pengkomputeran, di mana memori bukan lagi komponen periferal tetapi bahagian sistem-atas-cip yang dioptimumkan bersama.