Industri semikonduktor sedang hangat dengan perdebatan mengenai sama ada kecerdasan buatan boleh membolehkan pereka bentuk individu mengendalikan keseluruhan proses pembangunan cip, dari reka bentuk awal hingga susun atur yang sedia untuk pembuatan. Walaupun penyokong membayangkan AI menyelaraskan aliran kerja yang secara tradisinya berpisah antara reka bentuk RTL bahagian hadapan dan pelaksanaan fizikal bahagian belakang, pengamal berpengalaman menimbulkan kebimbangan yang ketara mengenai kebolehlaksanaan visi ini.
Pengalaman Berdekad-dekad Menentang Optimisme AI
Veteran industri dengan latar belakang reka bentuk cip yang luas menolak ramalan AI yang terlalu optimis. Seorang arkitek CPU berpengalaman dengan hampir empat dekad pengalaman menyerlahkan skop yang sangat besar dalam pembangunan cip moden, menunjukkan bahawa walaupun konfigurasi pemproses asas memerlukan pengesahan yang meluas, pelesenan IP analog, sintesis, penumpuan masa, dan penyahpepijatan pasca-silikon. Kerumitannya melangkaui apa yang boleh dikendalikan oleh keupayaan AI semasa, dengan kos pembuatan sahaja mencapai tujuh hingga lapan angka dolar Amerika Syarikat setiap lelaran.
Semakan realiti ini menekankan bahawa reka bentuk cip melibatkan rangkaian rumit bidang pengetahuan khusus, setiap satu memerlukan kepakaran mendalam yang mengambil masa bertahun-tahun untuk dibangunkan. Tidak seperti pembangunan perisian, di mana kesilapan boleh diperbaiki dengan cepat, ralat perkakasan yang ditemui selepas pembuatan boleh menelan kos berjuta-juta dan kelewatan berbulan-bulan.
Perbandingan Kos untuk Pembuatan Cip:
- Pembuatan foundry tradisional: 7-8 angka USD setiap iterasi
- Perkhidmatan shuttle TinyTapeout : <200 USD
- ChipFoundry.io : ~15,000 USD
- Wafer.space : 7,000 USD
- Shuttle 180nm di TSMC / Global Foundries : ~50,000 USD
Ketidakcekapan Semasa Mendorong Tekanan Inovasi
Walaupun terdapat keraguan, terdapat pengiktirafan meluas bahawa sistem semasa mempunyai kelemahan yang serius. Penyerahan tradisional antara pereka bentuk RTL dan jurutera reka bentuk fizikal mewujudkan ketidakcekapan yang besar, dengan beberapa anggaran mencadangkan 30% keuntungan prestasi tertinggal akibat komunikasi yang lemah antara pasukan. Pereka bentuk RTL sering kekurangan keterlihatan tentang bagaimana kod mereka diterjemahkan kepada susun atur fizikal, manakala jurutera reka bentuk fizikal bergelut tanpa memahami keputusan seni bina mikro yang mendasari.
Pereka bentuk RTL umumnya tidak mempunyai keterlihatan tentang bagaimana reka bentuk mereka disusun atur, dan umumnya tidak mahu perlu mengambil berat. Jurutera PD tidak mempunyai keterlihatan ke dalam uArch dan butiran kod peringkat rendah.
Ketidakselarasan ini membawa kepada penyelesaian yang tidak optimum di mana isu masa ditangani melalui penetapan semula masa secara kasar dan bukannya penambahbaikan seni bina, dan pasukan reka bentuk fizikal menghabiskan usaha berlebihan untuk mengatasi RTL yang bermasalah daripada meminta pembetulan mudah.
Ketidakcekapan Industri Semasa:
- Dianggarkan 30% prestasi setiap kuasa/kawasan tertinggal di atas meja disebabkan komunikasi yang lemah antara reka bentuk RTL kepada fizikal
- Berminggu-minggu hingga berbulan-bulan diperlukan untuk gelung maklum balas antara pasukan bahagian hadapan dan bahagian belakang
- Pelbagai lelaran adalah perkara biasa, memanjangkan garis masa pembangunan dengan ketara
Penyelesaian yang Muncul dan Pendekatan Alternatif
Industri tidak berdiam diri dalam menangani cabaran ini. Inisiatif sumber terbuka seperti OpenROAD , yang disokong oleh pembiayaan DARPA , sedang bekerja ke arah aliran RTL-ke-GDS automatik yang boleh mendemokrasikan reka bentuk cip. Sementara itu, usaha pengurangan kos melalui perkhidmatan seperti TinyTapeout (di bawah 200 dolar Amerika Syarikat) dan pelbagai program shuttle menjadikan pembuatan cip skala kecil lebih mudah diakses untuk eksperimen dan pembelajaran.
Perkembangan ini mencadangkan bahawa walaupun automasi AI penuh mungkin terlalu awal, penambahbaikan berperingkat dalam perkakas dan pengurangan kos sedang mewujudkan peluang baharu untuk pasukan yang lebih kecil dan pereka bentuk individu untuk mendapat pengalaman langsung merentasi keseluruhan aliran reka bentuk.
Lapisan Proses Reka Bentuk Cip (Contoh GPU):
- Permainan → Enjin permainan → API → Pemacu (dengan pengkompil) → Abstraksi OS → Perkakasan → HDL/RTL → Susun atur silikon
- Setiap lapisan mengandungi kerumitan yang ketara yang memberi kesan kepada keputusan reka bentuk peringkat bawah
Semakan Realiti Isyarat Campuran
Perbincangan juga telah menyerlahkan bahawa pereka bentuk cip full-stack sudah wujud dalam niche tertentu, terutamanya dalam reka bentuk isyarat campuran di mana komponen analog mendominasi dan logik digital kekal agak mudah. Ini menunjukkan bahawa konsep tersebut tidak sepenuhnya teoretikal, tetapi sebaliknya bergantung banyak pada kerumitan dan skala cabaran reka bentuk khusus yang terlibat.
Perdebatan ini akhirnya mencerminkan ketegangan yang lebih luas dalam industri semikonduktor antara janji automasi yang didorong AI dan kebijaksanaan yang diperoleh dengan susah payah oleh pengamal berpengalaman yang memahami kerumitan sebenar reka bentuk cip moden. Walaupun AI sudah pasti akan memainkan peranan yang semakin meningkat dalam pembangunan cip, laluan ke hadapan berkemungkinan melibatkan penambahbaikan beransur-ansur daripada transformasi revolusioner.
Rujukan: The Era of Full-Stack Chip Designers